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1 前言
《集成电路静态时序分析与建模》笔记。
2 静态时序分析基础知识
2.1 逻辑门单元
逻辑门单元分为组合逻辑门单元和时序逻辑门单元两种。
时序分析中，逻辑门延时和信号线延时组成的阶段延迟 （stage delay）是时序分析中计算延时的主要组成部分，不同的逻辑门单元对应不同的逻辑门延时。其中：
- 逻辑门延时：逻辑单元自身逻辑求值的时间；
- 信号线延时：逻辑信号从逻辑门单元的输出端口开始，在互连线上传播到下一级逻辑输入端口的延时。
2.2 门单元的时序计算参数
静态时序分析中，需要通过提取逻辑门单元相关的时序参数的数值来验证设计再时序上的正确性。组合逻辑门单元相关的时序参数主要包括信号转换延时（transition delay）和逻辑门延时（logic gate delay）：
2.2.1 transition delay
输入端口或输出端口的信号电平由一种转为另一种所需要的时间即为信号转换延时。
静态时序分析中，时序信息文件通过以下四个设置来定义信号转换延时的计算参数属性：
- slew_lower_thershold_pct_fall：定义信号电压从高到低转换的低电平阈值为供电电压的百分比参数；
- slew_upper_thershold_pct_fall：定义信号电压从高到低转换的高电平阈值为供电电压的百分比参数；
- slew_lower_thershold_pct_rise：定义信号电压从低到高转换的低电平阈值为供电电压的百分比参数；
- slew_upper_thershold_pct_rise：定义信号电压从低到高转换的高电平阈值为供电电压的百分比参数。
例如：
slew_lower_thershold_pct_fall : 20.0;
slew_upper_thershold_pct_fall : 80.0;
slew_lower_thershold_pct_rise : 10.0;
slew_upper_thershold_pct_rise : 90.0;
设置的电压如下图所示：
2.2.2 logic gate delay
通过由晶体管组成的逻辑门可以对输入信号进行逻辑求值，并产生对应的高低电平信号输出，而从输入信号改变到对应的正确输出信号的时间间隔即为逻辑门延时。
静态时序分析中，在时序信息文件内通过以下四个设置来定义逻辑门延时的计算参数属性：
- input_thershold_pct_rise：定义高电平输入信号的高电平阈值为供电电压的百分比参数；
- output_thershold_pct_rise：定义高电平输出信号的高电平阈值为供电电压的百分比参数；
- input_thershold_pct_fall：定义低电平输入信号的低电平阈值为供电电压的百分比参数；
- output_thershold_pct_fall：定义低电平输出信号的低电平阈值为供电电压的百分比参数；
例如：
input_thershold_pct_fall : 60.0;
output_thershold_pct_fall : 50.0;
以上设置定义了逻辑门从低电平输入信号到低电平输出信号的延时为：从输入信号低于标准供电电压的60%开始到输出信号变化到低于标准供电电压的50%时的时间间隔。如下图所示：
2.3 时序单元相关约束
相较于组合逻辑，时序单元除了具有组合逻辑单元的时序参数属性，还存在与更多的时序约束参数属性。时序单元的时序约束是为了保证时序单元能够实现正确的逻辑功能所规定的输入或输出信号数据需要保持稳定的最小时间间隔。时序单元相关约束信息包括：
- 建立时间；时钟沿来临之前，被采集的数据要保持有效的最小时间长度；
- 保持时间；时钟沿到达之后，被采集的数据要保持有效的最小时间长度；
- 恢复时间：低电平复位信号或高电平清零信号在时钟沿来临之前保持有效的最小时间长度；
- 移除时间；低电平复位信号或高电平清零信号在时钟沿到来之后保持有效的最小时间长度；
- 最小脉冲宽度：脉冲波形的开始到结束之间的最小时间间隔，分为最小高电平脉冲宽度和最小低电平脉冲宽度。
2.4 时序路径
时序路径（timing path）是指设计中数据信号传播过程中所经过的逻辑路径。每一条时序路径都存在与之对应的一个start point和一个end point。
start point可以分为：
- 组合逻辑单元的数据输入端口；
- 时序单元的时钟输入端口；
end point可以分为：
- 组合逻辑单元的数据输出端口；
- 时序单元的数据输入端口。
时序路径根据start point和end point的不同可分为四种：
- register to register：start point为时序单元的时钟输入，end point为数据输入端；
- register to output：start point为时序单元的时钟输入，end point为组合逻辑单元的输出端口；
- input to register：start point为组合逻辑单元的输入端口，end point为时序单元数据输入端；
- input to output：start point为组合逻辑单元的输入端口，end point为组合逻辑单元的输出端口，没有经过任何时序单元。
如图所示：
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2.5 时钟特性
时钟的时序特性主要分为：
- 周期（period）：频率倒数；
- 占空比（duty cycle）：一个周期内高电平所占百分比；
- 转换时间（translation time）：从一种电平到另一种电平的变化时间，通常定义为时钟信号的电压从供电电压的10%变化到90%的时间间隔；
- 延迟（latency）：时钟信号从时钟源输出端口到达时序单元时钟输入端口所需的时间；
- 偏斜（skew）：时钟信号到达同一时序路径下的两个相邻时序单元时钟端口的时间差；
- 抖动（jitter）：在同一个时序单元的时钟输入端口上的时钟偏移。
2.6 时序弧
静态时序分析是基于时序弧（timing arc）数据的时序分析。时序弧是用来描述两个节点延时信息的数据，时序弧的信息一般分为：
- 连线延时：单元输出端口和扇出网络负载时间的延时信息；
- 单元延时：单元输入端口到输出端口的延时信息。
因此，一条完整路径的时序信息计算由连线延时和单元延时组成。
连线延时没有功能属性，所以延时信息在分类上没有区别。
单元延时中的时序弧分为基本时序弧和约束时序弧两类，其中约束时序弧用来表示输入端口之间存在的时序约束信息：
- 基本时序弧：
- 组合时序弧（combination arc）；
- 边沿时序弧（edge arc）；
- 复位清零时序弧（preset and clear arc）；
- 三态使能时序弧（three state enable and disable arc）；
- 约束时序弧：
- 建立时序弧（setup arc）：
- 保持时序弧（hold arc）；
3 单元库时序模型
4 时序信息库文件
5 静态时序分析基本方法
6 时序约束
7 串扰噪声
告辞。
[封面]:
